TSMC、将来のAppleデバイスに利益をもたらす複数の製品を含む技術ロードマップの詳細を発表

TSMCは最近の第1四半期の決算発表で、7ナノメートルFinFETプロセスノードが大量生産（HVM）段階に入ったと発表しました。つまり、早ければ今年後半にもこのプロセスを採用した消費者向けデバイスが登場する可能性があるということです。

以前の報道によると、TSMCはAppleの次期A12チップとその派生製品（今秋以降、新型iPhoneおよびiPadに搭載予定）の単独生産を担当する見込みです。7nmノード（CLN7FF、7FF、または単にN7と呼ばれる）は、AppleのA11プロセッサに使用されているTSMCの10nm FinFETプロセスと比較して、消費電力と面積が約40%削減されると予想されています。

さらに、 EETimesの報道によると、TSMCはシリコンプロセスとデバイスパッケージング技術の両方に関する技術ロードマップを公開しました。TSMCは、ウエハレベルパッケージングの進歩により、サムスンとのデュアルソーシング契約からAppleのプロセッサの生産独占権を奪い取ったと考えられています。（当時、TSMCが基板に直接接続するランドサイドコンデンサを導入したことも、ほとんど注目されていませんでした。）

TSMC は、InFO パッケージング製品で確立したパッケージングのリーダーシップを基に、さまざまなデバイスとアプリケーションを対象とした 6 つの新しいパッケージングタイプを発表しました。

TSMC情報WLPスライド

InFO技術には4つの類似技術が加わります。メモリ基板用のInfo-MSは、2 x 2ミクロンの再配線層を備えた1xレチクル基板上にSoCとHBMを集積し、9月に認定される予定です。

InFO-oSは、DRAMに適合した裏面RDLピッチを備えており、現在準備が整っています。MUSTと呼ばれるマルチスタッキングオプションは、スタックの底部にあるインターポーザーを介して接続された、1つまたは2つのチップを別の大きなチップの上に配置します。

最後に、InFO-AIPはアンテナインパッケージの略で、フォームファクタが10%小型化され、利得が40%向上します。5Gベースバンドのフロントエンドモジュールなどの設計を対象としています。

しかし、それだけではありません。TSMCは2つの全く新しいパッケージングオプションを発表しました。ウェーハ・オン・ウェーハ・パック（WoW）は、最大3つのダイを直接接合します。これは先週リリースされましたが、ユーザーはEDAフローがこの接合技術をサポートしていることを確認する必要があります。6月にはEMIサポートも開始される予定です。

最後に、ファウンドリは、2つのダイを接続するために10ミクロン未満の相互接続を使用する「システム・オン・インテグレーテッド・チップ（SoIC）」と名付けた技術について概説しましたが、来年中にリリースされるこの技術の詳細はまだ不明です。モバイルから高性能コンピューティングまで幅広いアプリケーションを対象としており、異なるノードで製造されたダイを接続できるため、システム・イン・パッケージ（SIP）の一種である可能性が示唆されています。

これらのパッケージング技術の発表は、AppleのSoCにおいて多様なパッケージ構造と相互接続構造を可能にするため、重要な意味を持ちます。その直接的なメリットは、パッケージ内メモリへの革新的なインターフェースです。InFOはAppleにとって高さ、性能、そして熱効率の面でメリットをもたらしますが、アプリケーションプロセッサ上に配置されたRAMとの相互接続には、パッケージ・オン・パッケージ構成におけるワイヤボンド接続が必要となります。

このインターフェースは熱の問題を抱え、相互接続の種類によってメモリバスインターフェースの幅と速度が制限されます。IC業界では、高帯域幅メモリ（HBM）などの革新的なメモリ技術に多大な努力が払われてきましたが、チップとメモリの接続を可能にするシリコンインターポーザーの高コストと低歩留まりのため、この技術は主に科学研究やハイエンドユーザー向けのグラフィックプロセッサに留まっています。TSMCがこのソリューションを直接的に狙ったInFOのバリアントを発表したことは、業界で様々な製品への採用が進むことを示唆しています。

InFO-oSプロセスは、Appleなどのモバイルデバイスメーカーにとって、より短期的な関心事です。メモリバス幅ははるかに狭くなりますが、LPDDR4のようにピンあたりの帯域幅ははるかに高くなります。TSMCのレポートによると、この技術が指す「oS」部分は基板上、つまりダイの分割が行われる部分を指します。

これにより、メモリダイをプロセッサダイの横に配置する2.5Dソリューションが可能になり、従来のInFO-WLPパッケージのようにモールドコンパウンドを介して上部に吊り下げるのではなく、より高い相互接続密度を実現できると考えられます。しかし、再配線層を残すということは、モールドコンパウンドが依然として必要となることを意味します。そのため、より詳細な技術情報開示によって、この命名規則の曖昧さをいくらか解消できる可能性があります。これによりダイのスタッキングは不要になりますが、パッケージソリューションの総フットプリントは増加し、サイズに制約のあるモバイルパッケージでは依然として懸念事項となります。

TSMC 情報 jpg

TSMC InFOバリアント

Apple は最終的には、より低い電力レベルでより大きなメモリ帯域幅を提供する HBM ソリューションに移行する可能性がありますが、ウェハーオンウェハー (WoW) の発表は、最終的にはダイが互いに直接積み重ねられ、IC ダイに直接配置されたビアを通じて相互接続される、真の 3D 集積回路に向けた真の第一歩です。

ここでTSMCにとってのイノベーションは、これらのダイをどのようにパッケージングするか、インターフェースの形状、そしてどのような種類の再配線層（RDL）を提供するかという点にあります。Appleのプロセッサラインには直接適用できませんが、InFO-AIPも重要な開発です。5G規格に必要なはるかに広い周波数帯域幅の採用により、無線周波数（RF）フロントエンドはこれまでとは異なる複雑さを帯びることになるからです。

TSMCは7nmノードの先、ファウンドリーの次のノードである7nm+および5nmの展望も明らかにした。7nm+はTSMCにとって極端紫外線（EUV）リソグラフィーを採用した最初のノードとなり、これにより、より小さな特徴を定義するために多くの領域で複数のパターンを形成する必要がなくなり、マスクプロセスが簡素化される。

7nm+に続くのは5nmですが、現在のスケジュールが維持されれば来年末にリスク生産に入るため、量産開始は2020年内となる見込みです。しかし、最も楽観的なスケジュールでも、2020年秋の製品発売には間に合わない可能性が高いでしょう。EUVは長らく待望されており、業界の多くの問題を解決すると期待されていますが、EUV独自の課題も数多く抱えており、後続のノードで大幅な性能向上は期待できません。また、5nmプロセス自体にも既にEUV特有の課題があるため、ノード移行のスムーズ化も期待できません。

このノードは、速度が35%向上、消費電力が65%削減され、配線ゲート密度が3倍に向上します。一方、EUVを採用したN7+ノードでは、密度は20%向上、消費電力は10%削減されるものの、速度向上は見込めません。しかも、これらの進歩には新しいスタンダードセルの使用が必要です。

それでも、上記のニュースは心強いものです。Appleは今後3年間のうち少なくとも2年間は、新しいテクノロジーノードの恩恵を享受できるはずです。これは、プロセッサアーキテクチャの進歩が鈍化する中で、Appleにとって追い風となるでしょう。また、新しいパッケージング技術の登場により、Appleはこれまで不可能だった方法で帯域幅と熱の制約を克服できるようになるでしょう。

TSMC はまた、シリコンナノワイヤなどの新しいトランジスタトポロジーの計画によって 5nm 以降の展望を大まかに描き、主要な半導体媒体としてのシリコンから、最終的により高いキャリア (電子と正孔) 移動度を提供する材料へと移行することで、将来への希望も示しています。

TSMCは、シリコンダイ内の相互接続部に関連する導電性を向上させ、寄生容量を削減する方法についても詳しく説明しました。最終的には、これらの相互接続部にかかる実効ライン負荷によってトランジスタのスイッチング速度が左右されることが多く、これはダイからパッケージ、そしてPCBに至るまでのあらゆる段階で懸念事項となります。TSMCは、これらの2つの分野で顧客向けに様々なソリューションを熱心に追求しているようです。また、3つ目の要素に対抗するため、TSMCのパッケージングソリューションでは、これらのPCBコンポーネントをデバイスパッケージに直接組み込むことがますます増えています。

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